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基于FPGA的16QAM调制器设计与实现(3)

时间:2017-05-04 22:12来源:毕业论文
基于数字插值算法的符号同步可以分为四部。输入信号经过内插滤波器得到内插样值,将内插样值中进行定时误差,并经过环路滤波器滤掉信号中的高频噪


基于数字插值算法的符号同步可以分为四部。输入信号经过内插滤波器得到内插样值,将内插样值中进行定时误差,并经过环路滤波器滤掉信号中的高频噪声,得到控制信号反馈给内插滤波器,从而消除时钟误差。
结构如图4所示:
图4 插值滤波同步结构
2.12 超前-滞后门同步
在电路中把电流的相位超前电压的相位叫超前,此时电压滞后电流,电路整体呈现容性;滞后则是相反,电路呈现感性。
超前-滞后门同步算法基本思想是利用信号波形的对称性,即信号波形经过匹配滤波器或相关器的输出信号是对称的。对于矩形脉冲,匹配滤波器的输出在中间时刻达到最大值,只要采样值在最大值上,则一定能够保证符号同步[6]。

图5 超前-滞后门同步结构
2.13 锁相环法
锁相环 (phase-locked loop)为无线电发射中使频率较为稳定的一种方法,主要有VCO(压控振荡器)和PLL IC (锁相环集成电路),压控振荡器给出一个信号,一部分作为输出,另一部分通过分频与PLL IC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复。达到锁频的目的。
在在数字通信系统中,实际发送信号的功率密度限于 频率以内,因此 含直流分量和频率为 的离散时钟分量。进而,将接收信号平方后,通过一个窄带滤波器即可将时钟分量过滤除出来,而这个窄带滤波器一般都使用锁相环来实现[7]。锁相法提取符号同步时钟的结构框图如图6所示。

图6 锁相环提取法符号同步
2.2符号同步方法的比较
衡量定时恢复性能的标准主要有两个:一个是定时恢复,接收机不仅要知道符号采样频率,还要知道符号采样的位置,即最佳采样点。定时相位就是采样位置的选取。在有限信道的同步通信系统中,采样点偏离最佳采样点的位置越远。符号串扰就越大。另一个是定时抖动,从数据恢复出的时钟(高频部分)会存在抖动,会造成符号间串扰[8]。
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本文采用超前-滞后模块,因为从系统性能和硬件资源二者考虑,这样实现了性能的最佳和硬件资源利用的最优化。它与以后文章中介绍的科斯塔斯环(Costas)一起实现了16QAM的解调系统。超前-滞后模块,在峰值点若无对信号的采样(在噪声存在的情况下),而是在t=T—△时早采样或在t=T+△时迟采样。因为在最佳采样时刻t=T时,自相关函数是偶函数,那么早、迟采样值的绝对值相等。因此,在t=T—△和t=T+△的中点才是合适的采样时刻。它为超前一滞后门同步器奠定了基础[9]。设y(t)为输出信号的波形(接收滤波器),若在最佳时刻进行采样,即眼图张开最大时刻,采样值为 ,式中 是最佳定时相位。
假设偏离最佳采样时刻的偏离量用△表示,那么它在△的两个采样时刻是相等的,一个为超前采样,用 表示;另一个为滞后采样,用 表示。
                            (10)
但是若采样相位r≠ 未同步。那么这时超前抽样值和滞后抽样值分别为 、 。再将超前抽样值和滞后抽样值全波整流后,得到 及 。两式相减,得到:
                     (11)
再将 进行低通滤波,等于把 时间平均,得到< >。所以,低通滤波器的输出为:
                                             (12) 基于FPGA的16QAM调制器设计与实现(3):http://www.lwfree.cn/shiping/20170504/6385.html
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